1404/11/15
حاتم عبدلی

حاتم عبدلی

مرتبه علمی: استادیار
ارکید:
تحصیلات: دکترای تخصصی
شاخص H:
دانشکده: دانشکده فنی و مهندسی
اسکولار:
پست الکترونیکی: abdoli [at] basu.ac.ir
اسکاپوس: مشاهده
تلفن:
ریسرچ گیت:

مشخصات پژوهش

عنوان
کاهش تاخیراجرای الگوریتم رمزنگاری پساکوانتوم InvBR-LWE در دستگاه های با منابع محدود
نوع پژوهش
مقاله چاپ‌شده در مجلات علمی
کلیدواژه‌ها
رمزنگاری پساکوانتوم InvBR-LWE امنیت اینترنت اشیاء ضرب چندجمله‌ای پیاده‌سازی سخت‌افزاری رمزنگاری مبتنی بر مشبکه رمزنگاری سبک FPGA
سال 1404
مجله پدافند الکترونیکی و سایبری
شناسه DOI
پژوهشگران نادر شیری ، حاتم عبدلی

چکیده

با گسترش دستگاه‌های اینترنت اشیاء و ظهور کامپیوترهای کوانتومی با چالش جدیدی مواجه هستیم که در زیرساخت‌های اینترنت اشیاء به‌عنوان بخشی از اینترنت و دنیای دیجیتال با حملات مخربی روبرو خواهیم بود. قدرت پردازش کامپیوترهای کوانتومی تا میلیون‌ها برابر کامپیوترهای کلاسیک است و درنتیجه الگوریتم‌های رمزنگاری کلاسیک در معرض شکسته شدن قرار می‌گیرند. همچنین محدودیت منابع در دستگاه‌های IoT و لبه، سختی کار را برای پیاده‌سازی الگوریتم‌های بزرگ و پیچیده دوچندان می‌کند؛ بنابراین نیاز به رویکردهای رمزنگاری سبک‌وزن و درعین‌حال مقاوم در برابر حملات کامپیوترهای کوانتومی و طبیعتاً کامپیوترهای کلاسیک داریم. بر این اساس که کامپیوترهای کوانتومی در مقیاس بزرگ در 15-10 سال آینده در دسترس خواهند بود،NIST فرآیند استانداردسازی رمزنگاری پساکوانتومی را به‌منظور یافتن الگوریتم‌های کلید عمومی جدید و مقاوم در برابر رایانه‌های کوانتومی آغاز کرد. در میان انواع مختلف طرح‌های رمزنگاری مقاوم در برابر کوانتوم، رمزنگاری مبتنی بر مشبکه به‌عنوان یک طرح مقرون‌به‌صرفه و کارا، در حال گسترش است. طرح‌های پیشنهادی مبتنی بر مشبکه براساس مسئله LWE و نوع سبک BR-LWE باهدف پوشش دستگاه‌های با منابع محدود، برای کاهش اندازه کلید و دستیابی به مساحت کمتر، خطاهای باینری را به کار می‌گیرند و درعین‌حال امنیت کافی برای برنامه‌های سبک‌وزن را نیز حفظ می‌کنند. پیاده‌سازی این الگوریتم با چالش‌هایی مانند زمان اجرا، تأخیر و منابع موردنیاز روبه‌رو است. در روش پیشنهادی، یک معماری کارآمد مبتنی بر LFSR برای اجرای موازی و مؤثر ضرب چندجمله‌ای و کاربرد آن در طرح InvBR-LWE ارائه ‌شده است. با تجزیه ضرایب چندجمله‌ای A و B به گروه‌های متعدد و اجرای هم‌زمان در دو مدار موازی، زمان اجرای کل الگوریتم کاهش یافته است. نتایج سنتز بر روی تراشه FPGA نشان می‌دهد که طرح پیشنهادی نسبت به کارهای مشابه، به دلیل کاهش سیکل اجرا، تأخیر کل کمتری دارد و به‌طورکلی معیار ADP روش پیشنهادی تا 35% کاهش‌یافته است. با توجه به نتایج حاصل‌شده، طرح پیشنهادی می‌تواند باعث کاهش تأخیر در کاربردهای سبک‌وزن شود.