1404/02/02
حاتم عبدلی

حاتم عبدلی

مرتبه علمی: استادیار
ارکید:
تحصیلات: دکترای تخصصی
اسکاپوس: 35178909100
دانشکده: دانشکده فنی و مهندسی
نشانی:
تلفن:

مشخصات پژوهش

عنوان
بهبود کارایی الگوریتم های رمزنگاری پساکوانتوم در اینترنت اشیاء
نوع پژوهش
پایان نامه
کلیدواژه‌ها
امنیت اینترنت اشیاء، پیاده سازی سخت افزاری، رمزنگاری پسا کوانتوم، محاسبات چندجمله ای، Inv BR-LWE.
سال 1402
پژوهشگران نادر شیری(دانشجو)، حاتم عبدلی(استاد راهنما)

چکیده

در حالی که اینترنت اشیاء تعداد زیادی از دستگاه های کوچک ناهمگون را در یک شبکه بزرگ متصل می کند و شامل بسیاری از برنامه های کاربردی و محیط های مختلف و متنوع است، فراهم کردن امنیت گره ها در IoTبه یک مسئله مهم تبدیل شده است. این چالش برای دستگاه های IoT تعبیه شده به دلیل انتشار فراگیر آنها در دنیای امروز و همچنین منابع محدود آنها (سخت افزار و انرژی) سخت تر است. اکثر سیستم های رمزنگاری کلید عمومی فعلی مانند RSA و ECC، در برابر حملات کامپیوترهای سریع کوانتومی ناامن هستند. با این دیدگاه که کامپیوترهای کوانتومی در مقیاس بزرگ در 15-10 سال آینده در دسترس خواهند بود،NIST فرآیند استانداردسازی رمزنگاری پسا کوانتومی را به منظور یافتن الگوریتم های کلید عمومی جدید و مقاوم در برابر رایانه های کوانتومی آغاز کرد. در میان انواع مختلف طرح های رمزنگاری مقاوم در برابر کوانتوم، رمزنگاری مبتنی بر مشبکه به عنوان یک طرح مقرون به صرفه و کارا، در حال گسترش است. طرح های پیشنهادیPQC مبتنی برمشبکه براساس مساله LWE و نوع سبک BR-LWE با هدف قرار دادن برنامه های کاربردی با منابع محدود، برای کاهش اندازه کلید و دستیابی به مساحت کمتر، خطاهای باینری را به کار می گیرند و در عین حال امنیت کافی برای برنامه های سبک وزن را نیز حفظ می کنند. پیاده سازی این الگوریتم با چالش هایی مانند زمان اجرا و منابع مورد نیاز روبه رو است. با این حال، کارهای موجود به خوبی جنبه های مختلف مربوط به طرح رمزنگاری BR-LWE، به ویژه در پیاده سازی سخت افزاری با پیچیدگی کم را پوشش نداده است. این پایان نامه بر توسعه کارآمد پیاده سازی سخت افزاریPQC و به طور خاص، اجرای طرح رمزگذاری مبتنی برInvBR-LWE تمرکز دارد. در این پایان نامه معماری کارآمدی مبتنی برLFSR برای اجرای موازی و موثر ضرب چندجمله ای و کاربرد آن در طرحINVBR-LWE ارائه شده است. با تجزیه ضرایب چندجمله ای A و B به گروه های متعدد و اجرای همزمان در دو مدار موازی، کاهش زمان اجرای کل الگوریتم را میسر شده است. نتایج سنتز بر روی تراشهFPGA نشان می دهد که طرح پیشنهادی نسبت به کارهای مشابه، به دلیل کاهش سیکل اجرا، تاخیر کل کمتری دارد و به طور کلی معیار ADP روش پیشنهادی تا 35% کاهش یافته است. با توجه به نتایج حاصل شده، طرح پیشنهادی می تواند برای استفاده در کاربردهای سبک وزن گسترش یابد.